Cadence 两级放大电路，包括版图，已通过lvs ,drc检查 Cadence两级放大电路已经完成版图设计，并且已经通过了LVS（Layout vs. Schematic）和DRC（Design Rule Check）的检查。 电路设计和集成电路设计工具。电路设计是指通过选择和配置电子元件，将它们连接在一起以实现特定功能的过程。而集成电路设计工具是用于设计和验证集成电路的软件工具，其中Cadence是一个常用的集成电路设计工具。 集成电路设计是现代电子技术中的重要领域，它涉及到将多个电子元件（如晶体管、电容器、电阻器等）集成到单个芯片上，以实现各种功能。集成电路设计工具是帮助工程师进行电路设计和验证的软件工具，它们提供了各种功能和模块，包括原理图设计、版图设计、模拟仿真、验证和布局布线等。 Cadence是一个知名的集成电路设计工具供应商，他们提供了一系列的软件工具，包括用于原理图设计的Capture、用于版图设计的Virtuoso、用于模拟仿真的Spectre等。这些工具能够帮助工程师进行电路设计、验证和优化，提高电路设计的效率和可靠性。 LVS（Layout vs. Schematic）和DRC（Design Rule Check）是集成电路设计中常用的验证步骤。LVS检查用于验证版图和原理图之间的一致性，确保版图中的电路结构和原理图设计是一致的。DRC检查用于验证版图设计是否符合制造工艺的规则，确保版图中的电路布局满足制造要求。 通过使用Cadence这样的集成电路设计工具和进行LVS、DRC等验证步骤，工程师可以更好地设计和验证电路，确保其功能正确性和制造可行性。这些工具和验证步骤在集成电路设计中起到了关键的作用，帮助工程师提高设计质量和效率。

刚在Cadence里折腾完一个两级放大电路的版图，LVS和DRC的小绿旗终于亮起来那一刻，手里的咖啡差点泼到键盘上。这种模拟电路的版图就像搭乐高——看着原理图挺简单，真动手摆晶体管的时候才知道什么叫"差之毫厘失之千里"。

第一级的共源放大器管子尺寸调得我想摔鼠标，M1的宽长比改到第8版才把增益稳住。Virtuoso里输参数时手都是抖的：

parameters wp1=2u lp1=500n
M1 (drain gate source bulk) nmos w=wp1 l=lp1 fingers=4

这几个数字看着简单，实际要考虑跨导、噪声还有寄生电容的平衡。有次手滑把手指数(fingers)设成40，仿真时功耗直接飙到火星去了。

走线才是真正的噩梦。第二级共栅放大器的电流镜布局，最初为了省面积把两个PMOS背靠背放，结果LVS死活不认匹配关系。后来改用中心对称的蝴蝶结构，版图画得像个像素画：

  *********     *********
  *   P3  *     *   P4  *
  *********     *********
      ||           ||
      VDD          VDD

金属3层走线时发现DRC报了个间距违规，有个拐角处的45度斜线离相邻导线只差0.05μm。解决办法挺骚气——把斜角改成圆弧过渡，既符合设计规则又减少了电磁干扰。

Cadence 两级放大电路，包括版图，已通过lvs ,drc检查 Cadence两级放大电路已经完成版图设计，并且已经通过了LVS（Layout vs. Schematic）和DRC（Design Rule Check）的检查。 电路设计和集成电路设计工具。电路设计是指通过选择和配置电子元件，将它们连接在一起以实现特定功能的过程。而集成电路设计工具是用于设计和验证集成电路的软件工具，其中Cadence是一个常用的集成电路设计工具。 集成电路设计是现代电子技术中的重要领域，它涉及到将多个电子元件（如晶体管、电容器、电阻器等）集成到单个芯片上，以实现各种功能。集成电路设计工具是帮助工程师进行电路设计和验证的软件工具，它们提供了各种功能和模块，包括原理图设计、版图设计、模拟仿真、验证和布局布线等。 Cadence是一个知名的集成电路设计工具供应商，他们提供了一系列的软件工具，包括用于原理图设计的Capture、用于版图设计的Virtuoso、用于模拟仿真的Spectre等。这些工具能够帮助工程师进行电路设计、验证和优化，提高电路设计的效率和可靠性。 LVS（Layout vs. Schematic）和DRC（Design Rule Check）是集成电路设计中常用的验证步骤。LVS检查用于验证版图和原理图之间的一致性，确保版图中的电路结构和原理图设计是一致的。DRC检查用于验证版图设计是否符合制造工艺的规则，确保版图中的电路布局满足制造要求。 通过使用Cadence这样的集成电路设计工具和进行LVS、DRC等验证步骤，工程师可以更好地设计和验证电路，确保其功能正确性和制造可行性。这些工具和验证步骤在集成电路设计中起到了关键的作用，帮助工程师提高设计质量和效率。

跑LVS验证时遇到个奇葩问题：版图里的衬底接触比原理图多了两个。查了半天发现是画保护环时手贱多复制了两组接触孔。删掉冗余结构时的感觉就像在玩扫雷，生怕碰错哪个图层。

现在看着最终的版图密度分布图，各个模块像七巧板似的严丝合缝。特别是差分对管的布局，用ABAB交指结构把匹配误差压到了0.12%。打EXTRAX提寄生参数时，看到寄生电容比初版降低了37%，突然觉得之前掉的头发都值了。

这波操作下来最大的感悟是：模拟版图设计师都是强迫症晚期患者。那些设计规则检查看似烦人，其实是防止芯片变成电子烟花的保险丝。下次谁敢说"不就是连线嘛"，我一定把DRC报错的500条记录拍他脸上。