Virtuoso的schematic里面，很多instance 都会被画成bus的形式，在用nc verilog提取verilog 网表时，如何避免他们被抽成 bus的形式：
例：
   现在被抽出的网表：
       nor2  I31[2:0] (......)
    期望的形式：
      nor2 I31_0 (.....)
      nor2 I31_1 (.....)
      nor2 I31_2 (.....)

解决方案：

在工作目录下创建一个文件 .simrc
.simrc 里加上如下内容。

simVerilogNetlistExplicit = t
vlogExpandIteratedInst = t
if( simSimulator=="verilog"
  hdlVerilogTermSyncUp="mergeAll"
)

重启 Virtuoso。
Schematic editor，Launch, Plugins, Simulation,  NC-Verilog, 随后按照菜单走就行了。