一、前言

Verilog是数字电路、FPGA开发必备的硬件描述语言，广泛用于数电实验、课程设计与硬件开发，而Quartus是Altera（Intel）旗下主流的FPGA开发软件，适配新手入门与基础项目开发，界面友好、操作流程标准化，非常适合用来入门Verilog。

本篇覆盖Quartus安装、工程创建、基础代码编写、工程编译全流程，跟着步骤操作即可完成首个Verilog工程，后续会逐步深入语法、仿真与实战模块。

二、Quartus软件准备与安装

1. 软件版本选择

新手优先选择Quartus II 13.1版本，体积适中、兼容性强，支持32/64位Windows系统，满足基础Verilog语法练习、数字电路实验需求，避免高版本软件体积过大、配置繁琐的问题，学习阶段完全够用。

2. 安装核心步骤

1. 下载对应安装包与破解文件（学生可通过校内资源、官方试用渠道获取，合规使用），解压后双击安装程序，点击Next进入安装流程；

2. 同意许可协议，选择完整安装（Full Installation），自定义安装路径，切记路径不要包含中文、空格与特殊字符，避免后续编译报错；

3. 等待安装完成，全程保持默认选项即可，无需额外勾选附加组件；

4. 安装完成后，按教程完成许可激活，激活后重启软件，即可正常使用。

避坑提示：安装路径含中文是新手高频报错原因，务必全程用英文路径，比如D:\QuartusII13.1，杜绝中文文件夹。

3. 软件初始配置

打开Quartus后，无需复杂配置，保持默认界面即可，左侧为工程管理与任务栏，中间为代码编辑与查看区，下方为信息、报错与日志区，基础开发场景下，默认配置完全满足需求。

三、从零创建第一个Verilog工程

1. 新建工程向导

1. 打开Quartus，点击左上角File -> New Project Wizard，点击Next；

2. 设置工程存放路径（英文路径）、工程名称（英文，建议简洁如First_Verilog），顶层实体名与工程名保持一致，点击Next；

3. 选择Empty Project（空工程），无需添加现有文件，点击Next；

4. 芯片型号选择：新手随便选一款基础型号即可，比如Cyclone IV系列的EP4CE6E22C8，学习阶段不影响代码编译，点击Next；

5. 跳过EDA工具设置，直接点击Next，最后点击Finish，工程创建完成。

2. 新建Verilog代码文件

1. 点击File -> New，选择Verilog HDL File，点击OK，新建空白代码文件；

2. 按下Ctrl+S保存文件，文件名与顶层实体名一致，保存到工程根目录，后缀为.v。

四、编写极简Verilog代码（入门示例）

这里编写一个最基础的二输入与门代码，无复杂逻辑，纯语法演示，适配新手，代码带详细注释，方便理解。

// 顶层模块：二输入与门
// 模块名与工程顶层实体名保持一致
module First_Verilog(
    // 输入端口
    input wire a,
    input wire b,
    // 输出端口
    output wire y
);

// 逻辑实现：与门，y = a & b
assign y = a & b;

endmodule

代码说明：module为模块定义关键字，input/output定义端口，wire代表线网型变量，assign为连续赋值，是Verilog组合逻辑最基础的写法，无时序逻辑，编译零报错。

五、工程编译与报错排查

1. 执行全编译

点击界面上方的全编译按钮（紫色三角图标），或使用快捷键Ctrl+L，软件会自动执行综合、适配、布线全流程，等待编译完成。

2. 结果查看

• 下方Processing栏显示100%，无Error报错，只有Warning提示，代表编译成功；

• 若出现Error，优先检查：模块名与文件名是否一致、路径是否含中文、语法是否写错、端口是否遗漏分号。