在做fpga ddr的配置，遇到了电平标准的困惑，因此，看官方文档ug471，写下来，加了一丝丝自己的理解，我认为核心就是理解端部阻抗匹配，理解了这个， 各种标准其实都很容易明白

1. LVTTL

用于hr bank 3.3v，文档中有三种连接方式

源文档有三张图，对于单向信号的设计，对于第一张图的设计，没有任何端接电阻，可能会产生信号反射等现象；相对于图1，图2为源端的阻抗匹配，防止源端反射；图3为接收端的并联电阻匹配，高频信号直接在接收端被完全接收，但是，对于直流信号，会产生一个持续的静态电流，这是很容易理解的，增加功耗，如果源端的输出电阻较大，还会产生一定的静态压降，所以，可以采用ac耦合方式连接。

在当今的电路板上，绝大多数点对点的高速信号线都采用图2这种方式。

对于双向的图片，比如ddr的数据线，采用终端并联电阻，消除反射，不能采用在源端串联电阻，因为如果这么做，相当于在接收端也串联了电阻，过来的信号在接收端会形成进一步的衰减（经过接收端的串联电阻，必然形成更进一步的电压降低，源端电压->源端电阻降压->传输线->终端电阻降压；对于单向的，源端电压->源端电阻降低电压->传输线（=v/2）,传输线的电阻就是给传输线电容充电感受到的电阻），对于高频信号，衰减更厉害（rc滤波）；

对于fpga与ddr3，采用odt方式，实现对终端内存颗粒的内部终端电阻的开启控制；对于fpga作为接收端的时候，采用sstl_t_dci实现内部的并联电阻匹配。

2 LVCMOS

用于hr HP bank ,多种电平标准，LVCMOS12, LVCMOS15, LVCMOS18, LVCMOS25, and LVCMOS33，连接方式和lvttl类似，lvttl用的少，只是为了适应一些旧设备。

3 LVDCI (Low-Voltage Digitally Controlled Impedance)

用于HP bank ,作为输入，等价于LVCMOS；作为输出，等价于在lvcmos基础上加了一个源端串联终端，保证信号完整性；该阻值=Rvrn=Rvrp。

4 HSLVDCI (High-Speed LVDCI)

用于HP bank ,用于双向；当作为输出，等价于LVDCI，作为输入，基本identical to HSTL and SSTL。

5 HSTL(High-Speed Transceiver Logic)

主要特点是：接收端增加一个比较器，同时，采用接收端并联电阻方式；

Class_I，用于单向，只有接收端有意义

对于差分的情况，类似。差分的只支持1.5v 1.8v的情况。

Class_II，可用于单向和双向，接收端有意义，只是在发送端有了并联电阻阻抗匹配

差分Class_II也类似；

HSTL_II_T_DCI (1.5V or 1.8V) Split-Thevenin Termination (3-state)，这个模式，可以通过三态，使得输出端没有并联的电阻。

6 SSTL

和hstl类似，这里不细追究他们的差异，需要的时候再去追究。sstl主要用于内存，对于ddr3，对于单向的使用sstl15，对于双向的使用sstl_t_dci

需要说明的是，对于单向的，很多时候不像文档中的图片，并没有使用外部的发送端的并联电阻；